納米是計量單位，2nm是指處理器的蝕刻尺寸。簡單的講，就是能夠把一個單位的電晶體刻在多大尺寸的一塊芯片上。芯片就是指肉眼能看到的長滿了很多小腳的或者看不見腳的，很明顯的方形的那一小塊東西。芯片指集成電路，其英文縮寫是IC。嚴格意義上講，芯片真正含義是指集成電路封裝內(nèi)部的一點點大的半導體芯片，也就是管芯。

　　5nm的芯片就相當于每個晶體管只有20個硅原子的大小，一塊芯片上，有100億到200億個的這種晶體管，一個頭發(fā)絲的截面，就有100多萬個原件!

　　如果僅僅是從用戶使用體驗來說，3nm和2nm芯片區(qū)別是不大的，或者說用戶很難察覺出來，比如說手機芯片，用來看視頻，看圖片，拍照，其實兩者區(qū)別無法感受出來。但是如果在運行大型的程序時，就會有區(qū)別。而且我們使用芯片，除了日常娛樂、工作外，還有很多專業(yè)的領域，需要進行大型運算，就需要更快的芯片來支撐。

　　IBM的高層表示，新的兩納米芯片大約相當于在一個指甲大小上容納500億個晶體管，每個晶體管的大小相當于兩個DNA鏈。 相比于7nm芯片，2nm技術預計將提升45%的性能、并降低75%的能耗。

　　6月17日消息，鈦媒體App獲悉，今天凌晨舉行的臺積電北美技術論壇上，臺積電(TSMC)正式公布未來先進制程路線圖。

　　其中，臺積電3nm(N3)工藝將于2022年內(nèi)量產(chǎn)，而臺積電首度推出采用納米片晶體管(GAAFET)架構的2nm(N2)制程工藝，將于2025年量產(chǎn)。

　　臺積電總裁魏哲家在線上論壇表示，身處快速變動、高速成長的數(shù)字世界，對于運算能力與能源效率的需求較以往更快速增加，為半導體產(chǎn)業(yè)開啟前所未有的機會與挑戰(zhàn)。值此令人興奮的轉型與成長之際，臺積電在技術論壇揭示的創(chuàng)新成果彰顯了臺積電的技術領先地位，以及支持客戶的承諾。

　　與此同時，臺積電研發(fā)資深副總裁米玉杰(YJ Mii)在這場會議上宣布，臺積電會在2024年擁有光刻機巨頭ASML最先進、最新的高數(shù)值孔徑極紫外光(high-NA EUV)曝光機微影設備，即第二代EUV光刻機?！爸饕糜诤献骰锇榈难芯磕康?.....針對客戶需求，開發(fā)相關基礎架構與格式的解決方案，推動創(chuàng)新?！?/p>

　　具體來說，此次臺積電技術峰會上，核心是公布N3(3nm級)和N2(2nm級)系列的領先節(jié)點具體技術細節(jié)，以及TSMC-3DFabricTM 三維矽晶堆疊解決方案，從而在未來幾年用于制造先進的CPU、GPU和移動SoC芯片產(chǎn)品中。

　　3nm技術節(jié)點：臺積電第一個3nm級節(jié)點稱為N3，有望在今年下半年開始大批量制造 (HVM)量產(chǎn)，預計2023年初交付給客戶。其中，3nm第二節(jié)點N3E，與N5相比，在相同的速度和復雜性下，N3E功耗降低34%，性能提升18%，邏輯晶體管密度提高1.6倍，而且搭配先進的TSMC FinFlextm架構，能夠精準協(xié)助客戶完成符合其需求的系統(tǒng)單芯片設計。

　　2nm技術節(jié)點：臺積電第一個2nm級節(jié)點稱為N2，采用納米片晶體管(GAAFET)架構，預計于2025年開始量產(chǎn)。據(jù)悉，在相同功耗下，2nm性能速度較3nm增快10%至15%，若在相同速度下，功耗降低25%至30%。臺積電還表示，2nm制程技術平臺也涵蓋高效能版本及完備的小晶片(Chiplet)整合解決方案。

　　擴大超低功耗平臺：臺積電稱正在開發(fā)N6e技術，專注于邊緣人工智能及物聯(lián)網(wǎng)設備。N6e將以7nm制程為基礎，邏輯密度可望較上一代的N12e多3倍。據(jù)悉，N6e平臺涵蓋邏輯、射頻、類比、嵌入式非揮發(fā)性存儲器、以及電源管理IC解決方案。

　　TSMC-3DFabricTM 三維矽晶堆疊方案：臺積電今天展示兩項突破性創(chuàng)新，一項是以SoIC為基礎的CPU，采用晶片堆疊于晶圓之上(Chip-on-Wafer，CoW)技術來堆疊三級快取靜態(tài)隨機存取存儲;另一項是創(chuàng)新的AI SoC，采用晶圓堆疊于晶圓之上(Wafer-on-Wafer，WoW)技術堆疊于深溝槽電容晶片之上。

　　臺積電表示，搭載CoW及WoW技術的7nm芯片，目前已經(jīng)量產(chǎn)，5nm技術預計于2023年完成。為滿足客戶對于系統(tǒng)整合芯片及其他3DFabric系統(tǒng)整合服務需求，首座全自動化3D Fabric晶圓廠預計于2022年下半年開始生產(chǎn)。

　　隨著臺積電2nm轉向基于納米片的GAAFET架構，3nm系列將成為臺積電FinFET節(jié)點最后一個技術平臺。預計在2025年量產(chǎn)2nm芯片后，臺積電仍將繼續(xù)生產(chǎn)3nm半導體產(chǎn)品。

　　此外，臺積電透露，到2025年，其成熟和專業(yè)節(jié)點的產(chǎn)能將擴大約 50%。該計劃包括在臺南、高雄、日本和南京建設大量新晶圓廠，此舉將進一步加劇臺積電與格芯、聯(lián)電、中芯國際等晶圓代工廠商之間的競爭。

　　根據(jù)AnandTech報道，擴張成熟和專業(yè)節(jié)點投資的四個新設施分別為：臺積電日本熊本的Fab 23一期廠，制造12nm、16nm、22nm和28nm芯片，并將擁有每月高達4.5萬片300毫米(12寸)晶圓的生產(chǎn)能力;臺南Fab 14第8期;高雄Fab 22二期;南京的Fab 16 1B 期，目前主要生產(chǎn)28nm成熟工藝芯片。

　　目前，臺積電在全球共有13座晶圓代工廠。其中，10家工廠位于中國臺灣地區(qū)，2家分別在上海和南京，分別制造8寸和12寸晶圓;1家在美國Fab11，制造8寸晶圓。而臺積電7nm、5nm先進工藝芯片主要在臺南Fab18廠進行生產(chǎn)。

　　6月中旬，臺積電在2022年技術論壇上正式公布了3nm及2nm工藝的路線圖，其中2nm工藝會使用GAA晶體管，技術進步非常大，但是晶體管密度提升有限，只有10%，遠遠達不到正常摩爾定律迭代的要求。

　　對于這個問題，在昨天的臺積電財報會上，聯(lián)席CEO劉德音也回應了2nm晶體管密度的問題，他指出2nm工藝不僅僅意味著芯片密度，其同時還包括新的電源線結構、新的小芯片技術，以允許我們的客戶進行更多的架構創(chuàng)新。

　　目前臺積電客戶的核心需求在于電源效率，為了滿足客戶需求同時控制成本，臺積電限制了2nm的整體密度。

　　從臺積電的回應來看，2nm晶體管密度提升不大是他們刻意為之，一方面是使用的新技術更偏向節(jié)能，另一方面則是客戶的需要，要降低成本。

　　考慮到3nm工藝都有5個衍生版本，臺積電的2nm工藝未來肯定也會有多個版本，晶體管密度提升的版本應該也會有的。

　　今天，據(jù)日經(jīng)亞洲報道，日本將和美國合作，最早于2025年在日本啟動2nm制程國內(nèi)制造基地。日經(jīng)亞洲稱，2nm制程的芯片可以用于量子計算機、數(shù)據(jù)中心和智能手機等產(chǎn)品，甚至可以決定軍事裝備的性能，與國家安全直接相關。

　　盡管日本和美國計劃合作攻關2nm芯片，但具備量產(chǎn)5nm以及下制程實力，且明確提出了2nm路線圖的晶圓代工廠僅有中國臺灣晶圓代工龍頭臺積電和韓國芯片巨頭三星電子。這兩家芯片制造巨頭的2nm制程研究均已進入開發(fā)階段，并提出了明確的量產(chǎn)時間。

　　臺積電預計將在2024年年底和2025年進行2nm制程的風險試產(chǎn)，量產(chǎn)則可能會到2025年下半年或年底。三星電子則同樣計劃在2025年實現(xiàn)2nm的量產(chǎn)。

　　最近，臺積電和三星電子更是在2nm制程方面動作頻頻。上周五，據(jù)臺媒報道，臺積電2nm建廠計劃相關環(huán)保評審文件已送審，爭取明年上半年通過，一期項目預計2024年底前投產(chǎn)，投資金額高達1萬億新臺幣(約合2268億人民幣)。而三星電子的實際負責人李在镕也訪問荷蘭光刻機龍頭ASML，據(jù)悉目標為下一代EUV光刻機，以在2nm等先進制程上取得優(yōu)勢。

　　本文將從資本支出、技術、客戶爭奪和制程節(jié)點等方面，呈現(xiàn)臺積電和三星電子的全方位競爭，解析這場2nm芯片戰(zhàn)爭。

　　當前，全球具備5nm及以下制程芯片制造實力的晶圓代工廠只有臺積電和三星電子兩家。兩家正展開一場以百億美元為單位、以納米乃至原子厚度為目標的先進制程競賽。

　　這種競賽中，臺積電和三星電子都投入了大量的資金，以在技術研發(fā)和產(chǎn)能擴充上占得先機。

　　2021年，臺積電資本支出達300億美元，今年臺積電則預計資本支出將達到400-440億美元(約合2687億-2956億人民幣)。在2022年的投資中，臺積電預計70%都將用于先進制程，10-20%用于特色工藝，10%用于先進封裝。