概覽

無線設(shè)備的數(shù)量、通信標(biāo)準(zhǔn)的多樣性，以及調(diào)制方案的復(fù)雜度，每一年都在不斷增加。而隨著每一代新技術(shù)的誕生，由于使用傳統(tǒng)技術(shù)測(cè)試無線設(shè)備，需要大量更復(fù)雜的測(cè)試設(shè)備，其成本也在不斷提高。

使用虛擬（軟件）儀器與模塊化I/O相結(jié)合是一種最小化硬件成本并減少測(cè)試時(shí)間的方法。軟件設(shè)計(jì)儀器的新方法使得射頻測(cè)試工程師無需憑借自定義或特殊標(biāo)準(zhǔn)的儀器，就能以多個(gè)數(shù)量級(jí)的幅度減少測(cè)試時(shí)間。

閱讀此文可以幫助您了解如何使用NI LabVIEW FPGA來設(shè)計(jì)和自定義您的射頻儀器，以及通過軟件設(shè)計(jì)的儀器能為您的測(cè)試系統(tǒng)所帶來的好處。

軟件設(shè)計(jì)儀器簡(jiǎn)介

多年來，測(cè)試工程師一直在運(yùn)用諸如LabVIEW的軟件包來實(shí)現(xiàn)自定義射頻測(cè)量系統(tǒng)，并與傳統(tǒng)封裝儀器相比盡可能地減少成本。使用軟件設(shè)計(jì)的方法不僅提供了強(qiáng)大的靈活性，更能使測(cè)試工程師利用到最新的PC，CPU和總線技術(shù)所帶來的性能提升。

CPU成為了許多高要求射頻測(cè)試應(yīng)用的瓶頸，CPU有限的并行機(jī)制和軟件棧將會(huì)導(dǎo)致延時(shí)，對(duì)于有些需要根據(jù)測(cè)量值或待測(cè)設(shè)備（DUT）的狀態(tài)而動(dòng)態(tài)調(diào)整測(cè)試激勵(lì)的應(yīng)用，就會(huì)影響到測(cè)試效果。為了達(dá)到最理想的射頻測(cè)試系統(tǒng)效果，需要結(jié)合使用自定義儀器硬件和多核技術(shù)，這也能使測(cè)試系統(tǒng)設(shè)計(jì)人員得以找到低延時(shí)和高吞吐量之間的平衡點(diǎn)，從而大幅減少測(cè)試時(shí)間。

雖然現(xiàn)成即用的儀器硬件的性能早已被改善，NI仍然致力于運(yùn)用現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)提供更加開放和靈活的測(cè)試設(shè)備。簡(jiǎn)而言之，F(xiàn)PGA是一種用戶可以自定義的高密度的數(shù)字芯片，可以使得測(cè)試工程師將他們的自定義信號(hào)處理方法和控制算法結(jié)合到測(cè)試硬件中。因此，即成可用的射頻硬件包含了諸多優(yōu)點(diǎn)：高質(zhì)量的測(cè)量技術(shù)，且在其最新的構(gòu)件中包含了可靠的，可溯源的測(cè)量方法，通過與高度并行的用戶自定義邏輯相結(jié)合，可以產(chǎn)生較低的延遲，并且它能夠與I/O直接連接以用于在線處理和嚴(yán)格的控制環(huán)路。

關(guān)于此類硬件的一個(gè)案例是NI PXIe-5644R vector signal transceiver (VST)。該設(shè)備融合了矢量信號(hào)發(fā)生器和矢量信號(hào)分析儀的功能，并包含了一個(gè)用戶可編程FPGA來用于實(shí)時(shí)信號(hào)處理和控制。由于FPGA賦予其更多的靈活性，VST非常適合用于自定義觸發(fā)，待測(cè)設(shè)備控制，并行測(cè)試和實(shí)時(shí)數(shù)字信號(hào)處理（DSP）。

使用LabVIEW FPGA將LabVIEW的運(yùn)用擴(kuò)展至硬件自定義

雖然FPGA已廣泛用于自定義主板設(shè)計(jì)或是即成可用設(shè)備的一部分，但用戶自定義FPGA迄今為止還未被大量用于即成可用的射頻儀器設(shè)備中。這主要是因?yàn)閷?duì)這些設(shè)備進(jìn)行編程需要擁有專業(yè)的背景知識(shí)。硬件描述語言或HDL，通常學(xué)習(xí)起來非常困難，唯有數(shù)字電路設(shè)計(jì)專家才能勝任。

LabVIEW FPGA模塊可以幫助大量的工程師和科學(xué)家接觸到最新的FPGA技術(shù)。使用圖形化編程方法，用戶可以在硬件中實(shí)現(xiàn)邏輯定義射頻儀器的行為。事實(shí)上，LabVIEW的圖形化數(shù)據(jù)流的特性非常適合用于實(shí)現(xiàn)并視覺化呈現(xiàn)那些可在FPGA上進(jìn)行的并行操作。雖然使用LabVIEW對(duì)FPGA編程還是略有區(qū)別，也需要進(jìn)行額外的學(xué)習(xí)，但其難度將明顯小于學(xué)習(xí)HDL的難度。

圖1，使用LabVIEW FPGA模塊，用戶可以使用熟悉的LabVIEW代碼對(duì)儀器硬件進(jìn)行自定義。對(duì)于射頻應(yīng)用，用戶可以以預(yù)創(chuàng)建的范例項(xiàng)目為基礎(chǔ)，添加相應(yīng)修改以實(shí)現(xiàn)自定義觸發(fā)，待測(cè)設(shè)備控制，信號(hào)處理等功能。

許多LabVIEW FPGA的范例項(xiàng)目都可以作為您射頻應(yīng)用的起始點(diǎn)，并且這些項(xiàng)目也能在諸如NI PXIe-5644R VST之類的設(shè)備上使用。值得一提的是，用戶可以根據(jù)儀器數(shù)據(jù)移動(dòng)模式（與矢量信號(hào)分析儀或發(fā)生器擁有相似的自定義開始，停止和參考觸發(fā)顯示界面），或者根據(jù)數(shù)據(jù)流模式（適用于在線信號(hào)處理或者錄制和回放應(yīng)用）對(duì)FPGA進(jìn)行自定義。

軟件設(shè)計(jì)儀器與傳統(tǒng)方法的對(duì)比

在射頻測(cè)量系統(tǒng)中運(yùn)用基于FPGA的硬件可以帶來從低延時(shí)待測(cè)設(shè)備的控制到減少CPU負(fù)載等諸多好處。在下文中將介紹更多不同應(yīng)用的詳細(xì)情況。

使用交互式待測(cè)設(shè)備控制方法，提高測(cè)試系統(tǒng)的整合度

在許多射頻測(cè)試系統(tǒng)中，需要使用數(shù)字信號(hào)或自定義協(xié)議來控制需要被控制的設(shè)備和芯片。傳統(tǒng)的自動(dòng)化測(cè)試系統(tǒng)可以通過待測(cè)設(shè)備的模式進(jìn)行排序，在每一個(gè)不同的階段進(jìn)行所需的測(cè)量工作。有些智能型的自動(dòng)化測(cè)試儀器（ATE）系統(tǒng)可以根據(jù)接收到的測(cè)量值在待測(cè)設(shè)備設(shè)置之間進(jìn)行排序。

對(duì)于任意兩種情況，包含了FPGA的軟件設(shè)計(jì)儀器都可以降低成本并減少測(cè)試時(shí)間。將測(cè)量處理和數(shù)字控制整合至一個(gè)儀器中可以降低系統(tǒng)對(duì)其他數(shù)字I/O的需求，并且也無需在儀器間對(duì)觸發(fā)進(jìn)行配置。對(duì)于有些必須根據(jù)接受到的測(cè)量數(shù)據(jù)進(jìn)行控制的待測(cè)設(shè)備，軟件設(shè)計(jì)儀器可以在硬件中關(guān)閉循環(huán)，以減少因在軟件中進(jìn)行決策所帶來的高延時(shí)。

使用硬件測(cè)量減少測(cè)試時(shí)間，提高測(cè)試可靠性

雖然當(dāng)今基于軟件的測(cè)試系統(tǒng)只能對(duì)有限數(shù)量的測(cè)量進(jìn)行并行處理，但只要通過FPGA邏輯，軟件設(shè)計(jì)儀器可以毫無限制地實(shí)現(xiàn)并行處理。通過硬件并行機(jī)制可以處理大量的測(cè)量任務(wù)或數(shù)據(jù)通道，而無需對(duì)指定的測(cè)量任務(wù)進(jìn)行挑選。諸如快速傅里葉變換、濾波、調(diào)制和解調(diào)等計(jì)算，可以在硬件中進(jìn)行，由此可以減少CPU的數(shù)據(jù)傳送量和處理量。諸如實(shí)時(shí)頻譜屏蔽之類的功能，使用軟件設(shè)計(jì)儀器，可以比使用傳統(tǒng)封裝儀器獲得更高的速率。

此外，在硬件中執(zhí)行測(cè)量任務(wù)的低延時(shí)意味著在同樣的時(shí)間內(nèi)，標(biāo)準(zhǔn)測(cè)試系統(tǒng)可能只能要求完成一個(gè)測(cè)量任務(wù)，但其卻可以同時(shí)進(jìn)行數(shù)十個(gè)甚至上百個(gè)實(shí)時(shí)測(cè)量任務(wù)，從而提高測(cè)試結(jié)果的質(zhì)量并增加射頻測(cè)試的可靠程度。而且，由于測(cè)量任務(wù)可以在硬件中連續(xù)執(zhí)行，并周期性地從主機(jī)測(cè)試程序中進(jìn)行采樣，用戶可以完全不用擔(dān)心遺漏任何重要的數(shù)據(jù)。

圖2. 使用軟件設(shè)計(jì)儀器，用戶可以連續(xù)采集數(shù)據(jù)并執(zhí)行測(cè)試（定期采樣測(cè)試結(jié)果），而無需停止采集過程來傳輸信息。

通過閉環(huán)反饋快速達(dá)到最理想的測(cè)試條件

某些射頻測(cè)試要求待測(cè)設(shè)備設(shè)置或環(huán)境和生產(chǎn)處理的數(shù)量需要根據(jù)所接收到的測(cè)量任務(wù)進(jìn)行改變；這就需要一個(gè)閉環(huán)系統(tǒng)，但其常常由于軟件棧的延時(shí)而受到限制。在許多情況下，可以在硬件中直接閉環(huán)，從而使得CPU無需再計(jì)算下一個(gè)定位點(diǎn)。這樣可以將閉環(huán)測(cè)試時(shí)間從數(shù)十秒減少至零點(diǎn)幾秒。

通過用戶自定義觸發(fā)來處理特定的數(shù)據(jù)

使用儀器型硬件已解決了觸發(fā)行為的延時(shí)問題。然而，通過使用軟件設(shè)計(jì)的儀器，用戶可以將自定義觸發(fā)功能集成到設(shè)備中，從而可以在特定情況下快速執(zhí)行命令。靈活的基于硬件的觸發(fā)意味著用戶可以在捕捉重要的測(cè)量數(shù)據(jù)或激活其他的儀器設(shè)備時(shí)，將自定義頻譜屏蔽或其他復(fù)雜的條件設(shè)置為標(biāo)準(zhǔn)。并且，通過選擇硬件中特定的數(shù)據(jù)可以使得用戶解放CPU以用于其他重要的任務(wù)。

在設(shè)計(jì)過程中合理運(yùn)用軟件投資

雖然本文內(nèi)容主要有關(guān)射頻測(cè)試，但工程師也越來越多地在設(shè)計(jì)和測(cè)試階段反復(fù)地使用IP，縮短產(chǎn)品上市周期并大幅減少測(cè)試總體費(fèi)用。通過LabVIEW FPGA，可以對(duì)數(shù)字信號(hào)處理算法進(jìn)行定義，并可將其視為設(shè)備的一部分或元件確認(rèn)而重復(fù)運(yùn)用，從而無需再從頭開始編寫測(cè)試代碼。這能夠加速測(cè)試的開發(fā)（在設(shè)計(jì)環(huán)節(jié)的初期即可開始進(jìn)行測(cè)試），同時(shí)也使得測(cè)試覆蓋的范圍更加完整。

圖3. IP可以在設(shè)計(jì)和測(cè)試階段反復(fù)使用，從而減少測(cè)試的開發(fā)時(shí)間并提供更加完整的測(cè)試范圍