摘 要：基于FPGA 的運動控制卡采用脈沖加方向的閉環(huán)控制方式，具有結構簡單，集成度高、實時性好等優(yōu)點。從硬件的構成、設計和算法實現(xiàn)等方面入手，闡述了運動控制卡的設計和開發(fā)。用硬件描述語言VHDL （very high speed integrated circuitHDL）和原理圖結合的方式對FPGA 編程實現(xiàn)系統(tǒng)的主要硬件邏輯和算法，從而提高了系統(tǒng)的靈活性和移植性。在硬件算法上，采用乒乓操作處理高速的分頻倍數(shù)數(shù)據(jù)流，提高了系統(tǒng)的實時性和控制精度；并且提出了一種基于加二計數(shù)器的分頻算法，實現(xiàn)任意分頻倍數(shù)的分頻。利用嵌入式調(diào)試工具SignalTap 對運動控制卡進行硬件調(diào)試和仿真，給出了相應的誤差分析。

關鍵詞：運動控制卡; 伺服電機; 分頻; 現(xiàn)場可編程門陣列; 外設部件互連標準總線; 實時; 乒乓操作

Design and realization of motion-controlling-card based on FPGA LI Mu-guo, PENG Ping-liang

0 引言

傳統(tǒng)的運動控制卡多采用單片機作為微處理器, 通過一些大規(guī)模集成電路實現(xiàn)對伺服電機的控制。由于其結構較為復雜，因此在工作時，存在高頻響應慢、控制精度低等缺點。本文提出一種以FPGA （field-programmable gate array） 和PCI9054 接口芯片為核心硬件的運動控制卡，內(nèi)部硬件接口和算法通過對FPGA 的編程實現(xiàn)。這樣，既能很好地克服傳統(tǒng)運動控制存在的缺點，又在靈活性和移植性等方面得到了很大的提高。

1 硬件構成與設計

1.1 構成

本文所述的運動控制卡是PCI（peripheral component interconnect）接口卡[1]，用Altera 公司生產(chǎn)的型號為EP1C6Q240C8的FPGA 作為編程邏輯器件，實現(xiàn)所有的硬件算法和反饋信號的檢測。采用脈沖加方向[2]的閉環(huán)控制方式對電機進行控制。整個運動控制卡系統(tǒng)可用圖1 描述。

1.2 設計

運動控制卡硬件電路描述和設計時，嚴格按照同步時序設計原則[3]，而且核心電路用D 觸發(fā)器實現(xiàn)，電路的主要信號由時鐘的上升沿觸發(fā)器產(chǎn)生。這樣可以很好地避免毛刺，并且在布局后仿真和用高速邏輯分析儀采樣實際工作信號皆無毛刺。在高速變化的分頻倍數(shù)數(shù)據(jù)流控制時，為了保證整個系統(tǒng)的分頻輸出的實時性，采用如圖2 所示的“乒乓操作[3]”技巧。在奇數(shù)（2n+1）個緩沖周期時，輸入的數(shù)據(jù)流緩沖到RAMⅠ和從RAMⅡ取出數(shù)據(jù)到運算模塊。在第偶數(shù)（2n）個緩沖周期，將數(shù)據(jù)流緩沖到RAMⅡ，將RAM1 里的數(shù)據(jù)通過“數(shù)據(jù)輸出選擇單元”的選擇，送到最后的分頻和計數(shù)的運算模塊進行計算輸出。如此循環(huán)，周而復始。這種流水線式算法，可以完成數(shù)據(jù)的無縫緩沖與處理。

本文所述的運動控制卡共涉及總線控制器、分頻器、定時器、反饋控制等4 個模塊，其原理圖如圖3 所示?？偩€控制器完成PCI9054 [4] 局部總線的仲裁邏輯[5]、地址譯碼和數(shù)據(jù)流控制，使PCI 數(shù)據(jù)總線上的數(shù)據(jù)正確地被譯碼到各分控制模塊進行運算輸出。定時器實現(xiàn)硬件定時，計算機通過驅動程序給運動控制卡輸入一時間值和一個表示計時開始的控制字，運動控制卡開始計時，在計時完成時，通過產(chǎn)生硬件中斷方式[6]，進入中斷服務程序，從而實現(xiàn)電機的轉角準確定位。我們還可以把一些用戶代碼作為中斷處理子程序，來實現(xiàn)定時切換或運算的功能。分頻器實現(xiàn)工作頻率（40MHz） 的分頻工作，得到控制電機轉速的脈沖頻率。反饋控制模塊實現(xiàn)電機的輸出補償和狀態(tài)監(jiān)控功能，可通過讀取誤差從而實現(xiàn)修正，以此來提高系統(tǒng)控制精度。這些模塊在FPGA 內(nèi)部采用原理圖（Schematic Diagrams）+VHDL 語言結合的方式進行描述，使邏輯層次更加明確和可讀性更強。

2 算法設計

2.1 實時分頻算法

運動控制卡輸出的不同脈沖頻率來實現(xiàn)電機轉速的控制，因此脈沖頻率的響應速度決定了整個電機的控制精度。這就必然要求我們在設計算法時，要充分考慮分頻算法的實時性。本文提出一種基于加二計數(shù)器的分頻算法，能很好地解決此問題。其算法具體流程圖如圖4 所示。取鎖相輸出時鐘作為設計的全局時鐘，同時用兩個單口RAM來交叉刷新分頻倍數(shù)。加二計數(shù)器對輸入時鐘進行上升沿計數(shù)，并對其計數(shù)值進行比較判斷，如果計數(shù)值大于等于兩倍的分頻倍數(shù)，輸出為‘1’，否則為‘0’。實現(xiàn)分頻器功能。分頻器輸出即為運動控制卡控制電機轉速的脈沖（clk_out）。

2.2 閉環(huán)控制算法

整個運動控制卡采用脈沖加方向的控制方式，實現(xiàn)電機的轉速和方向的控制。為了保證電機的控制精度，在運動控制卡輸出脈沖至電機的驅動器的同時，運動控制卡從編碼器中讀出反饋脈沖和方向。這樣，只要設計兩個計數(shù)器同時對輸出脈沖和反饋脈沖進行計數(shù)，并且對兩個計數(shù)器的計數(shù)值進行判斷和求差，然后根據(jù)求出的差值進行循環(huán)插補，即可實現(xiàn)電機的閉環(huán)控制。

3 調(diào)試和結果仿真

3.1 系統(tǒng)調(diào)試

本卡采用Quartus Ⅱ軟件自帶的SignalTap Ⅱ[7]進行仿真調(diào)試，它是一種基于邏輯分析核的嵌入式邏輯分析儀，在使用時，調(diào)試人員無需外接專用儀器，就可以通過對FPGA 器件內(nèi)部所有信號和節(jié)點的捕獲，來實現(xiàn)對系統(tǒng)故障的分析和判斷，整個調(diào)試過程非常直觀、方便。SignalTap Ⅱ在采集時鐘的上升沿處采集數(shù)據(jù)，采集時鐘的設置不恰當，有時候會得到不能準確反映設計的不期望數(shù)據(jù)狀態(tài)，Altera 建議最好使用全局時鐘。文中給出以全局時鐘gclk 作為采集時鐘，1 級觸發(fā)，并且以RESULT = ELD（｛HOLD,1｝）作為觸發(fā)邏輯[8]，其運行分析結果如圖5 所示。值得注意的是，在調(diào)試完成后，需將SignalTapⅡ文件移除設計目錄，以免浪費資源。

3.2 調(diào)試結果及誤差分析

從圖5 的調(diào)試結果來看，運動控制卡的整個控制服從于總線仲裁邏輯。PCI 和FPGA 數(shù)據(jù)交換在READY=0 時進行，總線LD 上數(shù)據(jù)在READY=0 時有效。分頻倍數(shù)寄存器值改變，分頻輸出頻率即刻作相應改變，滿足設計目標。對電機行程（journey1和journey2）、報警（alarm）、零位（zero）和伺服（servo）等外部信號的檢測和判斷。對反饋回來的時鐘進行檢測計數(shù)。由于PCI 和FPGA 交換數(shù)據(jù)均發(fā)生在系統(tǒng)時鐘的上升沿。所以在數(shù)據(jù)交換過程中，必然會存在一個小于1 個時鐘周期的延遲誤差。

4 結束語

本文所述的運動控制卡具有如下特點：

①數(shù)據(jù)輸入輸出口采用光隔離技術[8]，來避免一些不必要的干擾；

②FPGA采用獨立的40MHz 時鐘和鎖相環(huán)設計，保證了系統(tǒng)的時鐘穩(wěn)定；

③采用加二分頻算法，提高分頻輸出的實時性；

④FPGA 作為核心處理芯片，減少了硬件成本、簡化了硬件設計、實時性得到提高；

⑤通過狀態(tài)檢測和反饋模塊，實現(xiàn)電機的狀態(tài)檢測和誤差修正；

⑥設計中斷定時模塊，實現(xiàn)電機的轉角控制。

參考文獻:

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[4] PLX Technology Inc. PCI 9054 data book[EB]http://www.plxtech.com/dts/download.aspf=/PCI9000/9054/databook/9054db-21.pdf, 2000.

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[7] 任愛峰,初秀琴. 基于FPGA的嵌入式系統(tǒng)設計[M].西安:西安電子科技大學出版社,2005:333-354.

[8] 郭佳佳,胡曉菁. 使用SignalTapII邏輯分析儀調(diào)試FPGA[J].今日電子,2005（5）:45-47.