摘 要:介紹了SDRAM的特點和工作原理,提出了一種基于FPGA的SDRAM控制器設計方法,采用Verilog語言完成的控制器的設計,可以很方便地對SDRAM進行操作。控制器在大容量數(shù)據(jù)記錄儀擴展緩存得到了很好的應用。
關鍵字:FPGA;SDRAM;Verilog;
1 引 言
在進行高速數(shù)據(jù)記錄儀的開發(fā)中,由于硬盤固有的尋道延時,不能實現(xiàn)外部數(shù)據(jù)實時寫入。采用固態(tài)硬盤成本又比較高,所以在設計中考慮外加大容量數(shù)據(jù)緩存。在各種隨機存儲器件中,SRAM的價格低,設計簡單,但容量一般都不大;DDR速度快、容量大,但硬件和軟件設計都比較復雜。SDRAM具價格低、體積小、速度快、容量大的優(yōu)點,是滿足高速數(shù)據(jù)記錄設計帶寬的理想器件。但是,與SRAM相比較,SDRAM的控制邏輯復雜,接口方式與普通的存儲器差異很大。為了解決這個矛盾,需要設計專用的SDRAM控制器,本文中提出了SDRAM控制器的FPGA設計,F(xiàn)PGA內部采用狀態(tài)機的方式。該設計采用了Altera公司的CycloneII系列EP2C35F484C8N作為主控芯片。系統(tǒng)工作時鐘為75M。
2 SDRAM工作原理簡介
本設計采用SDRAM芯片選用Winbond公司的W982516,4M×4BANKS×16BIT,兩片并成32位數(shù)據(jù)總線,突發(fā)讀寫速度可達到300Mbytes/s。 W982516采用了54引腳的TSOP封裝,工作電壓為3.3V,并且采用同步接口方式(所有的信號都是時鐘信號的上升沿觸發(fā)),與系統(tǒng)時鐘同步運行。W982516行地址數(shù)目是13,列地址數(shù)目是9。與各種SDRAM一樣,這種SDRAM具有以下幾個特點:(1)采取行列地址復用原則,SDRAM的地址線在不同的命令下提供不同的地址,行列地址復用13根地址線。(2)需要定時刷新。(3)在進行讀寫時,需先激活行。換頁讀寫時要預充關閉的行,然后再激活新的行進行讀寫。(4)SDRAM正常工作之前配置模式寄存器。SDRAM具有較多的控制命令,具體命令見表1。
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表1 SDRAM命令[/align]
解析命令對應的Verilog代碼如下:
always @(cmd)
begin
case(cmd)
modeset:begin nCS<=1‘b0; nRAS<=1‘b0; nCAS<=1‘b0; nWE<=1‘b0;end
refr: begin nCS<=1‘b0; nRAS<=1‘b0; nCAS<=1‘b0; nWE<=1‘b1;end
prech: begin nCS<=1‘b0; nRAS<=1‘b0; nCAS<=1‘b1; nWE<=1‘b0;end
actv: begin nCS<=1‘b0; nRAS<=1‘b0; nCAS<=1‘b1; nWE<=1‘b1;end
wrt : begin nCS<=1‘b0; nRAS<=1‘b1; nCAS<=1‘b0; nWE<=1‘b0;end
read: begin nCS<=1‘b0; nRAS<=1‘b1; nCAS<=1‘b0; nWE<=1‘b1;end
nop : begin nCS<=1‘b1; nRAS<=1‘b1; nCAS<=1‘b1; nWE<=1‘b1;end
endcase
end
3 SDRAM控制器的設計
3.1 系統(tǒng)設計框圖
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圖1 系統(tǒng)設計框圖[/align]
如圖1,兩片W982516并成32位數(shù)據(jù)總線的SDRAM。外部數(shù)據(jù)總線為32位,F(xiàn)IFO1為外部數(shù)據(jù)的一級緩沖,當FIFO1中的數(shù)據(jù)超過512時(SDRAM中一頁的數(shù)據(jù)量),SDRAM控制器將數(shù)據(jù)從FIFO1中讀出寫入W982516暫存,當FIFO2中的數(shù)據(jù)剩余空間大于512時,SDRMA控制器從W982516讀入一頁數(shù)據(jù)寫入FIFO2,硬盤控制器再將FIFO2中的數(shù)據(jù)寫入硬盤。
3.2 SDRAM控制器設計
3.2.1 復位初始化
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圖2 SDRAM控制器設計框圖[/align]
如圖2,虛框內為初始化進程,SDRAM在上電后200us,由一個初始化操作來配置SDRAM的工作模式。在200us之內只能給SDRAM發(fā)NOP命令。初始化過程由啟動以下指令流完成:首先由一個預充所有BANK指令完成對所有BANK的預充,然后是八個周期的自動刷新指令,最后在模式配置指令下完成SDRAM內部模式設置寄存器的配置。模式寄存器指定了突發(fā)長度、突發(fā)類型、CAS延時等詳細的信息。為了方便靈活的應用,本設計中將SDRAM模式寄存器設置為0x027(突發(fā)長度為整頁,CAS Latency為2)。只有成功的完成初始化過程,SDRAM才可以正常工作。
3.3.2 刷新計數(shù)模塊
SDRAM要求在64ms之內對4096行進行刷新,也就是每15.6us刷新一行,由于系統(tǒng)時鐘周期為13ns,所以刷新計數(shù)模塊計數(shù)達到1170,就需要對SDRAM發(fā)出刷新命令。如圖3,刷新計數(shù)模塊計數(shù)到大于等于1170時,比較器輸出上升沿到D觸發(fā)器,D觸發(fā)器輸出高電平發(fā)出刷新請求,SDRAM控制器收到刷新請求后執(zhí)行刷新命令。SDRAM控制器完成刷新命令后發(fā)出刷新應答信號將D觸發(fā)器的輸出端清零,同時將刷新計數(shù)器清零并重新計數(shù)。
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圖3 刷新模塊[/align]
3.3.3 工作過程
FPGA完成對SDRAM芯片的初始化后,進入空閑狀態(tài),然后根據(jù)外部信號做出相應的動作,如自動刷新、讀和寫數(shù)據(jù)。如果收到自動刷新請求,則控制器向SDRAM發(fā)出自動刷新命令,自動刷新的優(yōu)先級最高;如果FIFO1中的數(shù)據(jù)超過512個(如圖1),則首先激活要寫的行,然后再將數(shù)據(jù)寫入SDRAM,最后經(jīng)過預充電關閉這一行回到空閑狀態(tài),用一個寄存器記錄SDRAM里有效數(shù)據(jù)的行數(shù),此時有效數(shù)據(jù)的行數(shù)加1,行地址加1,寫操作的優(yōu)先級第二;如果FIFO2中的剩余空間超過512個并且有效數(shù)據(jù)的行數(shù)大于0時則可執(zhí)行讀操作,同寫操作一樣也需要首先激活要讀的行,然后再將數(shù)據(jù)從SDRAM里讀出寫入到FIFO2,并經(jīng)過預充電關閉這一行回到空閑狀態(tài),同時有效數(shù)據(jù)的行數(shù)減1, 行地址加1,讀操作的優(yōu)先級最低。這樣就設計成一個64Mbytes的大容量循環(huán)緩沖。狀態(tài)機在空閑時的狀態(tài)轉移代碼如下:
work_idle:
begin
if(refresh)//收到刷新請求,優(yōu)先級最高
work_state <= work_refresh;
else if(ff_halffull)//FIFO1緩沖半滿,先寫SDRAM
work_state <= work_write;
else if((wr_counter>0)&ff_halfempt) //FIFO2緩沖半空,讀SDRAM
work_state <= work_read;
else
work_state <= work_idle;
end
4 總結
本設計已經(jīng)成功運用于某型雷達,可記錄大于40Mbytes/s的實時雷達信號。SDRAM控制器工作穩(wěn)定,從而實現(xiàn)了低成本、大容量、高速度的設計目標。