將多個(gè)芯片并排置于同一封裝中可以緩解熱問題，但隨著公司進(jìn)一步深入研究芯片堆疊和更密集的封裝，以提高性能和降低功率，他們正在與一系列與熱有關(guān)的新問題作斗爭。

　　先進(jìn)封裝芯片不僅能滿足高性能計(jì)算、人工智能、功率密度增長等的需求，同時(shí)先進(jìn)封裝的散熱問題也變得復(fù)雜。因?yàn)橐粋€(gè)芯片上的熱點(diǎn)會(huì)影響到鄰近芯片的熱量分布。芯片之間的互連速度在模塊中也比在SoC中要慢。

　　西門子數(shù)字工業(yè)軟件公司電子和半導(dǎo)體行業(yè)負(fù)責(zé)人John Parry說："在世界進(jìn)入多核等領(lǐng)域之前，你面對(duì)的是一個(gè)芯片，其最大功率約為每平方厘米150瓦，這是一個(gè)單點(diǎn)熱源。你可以在所有三個(gè)方向上散熱，所以你可以達(dá)到一些相當(dāng)高的功率密度。但是，當(dāng)你有一個(gè)芯片，把另一個(gè)芯片放在它旁邊，然后再把另一個(gè)芯片放在它旁邊，它們會(huì)相互加熱。這意味著你不能容忍每塊芯片有相同的功率水平，這使得熱能挑戰(zhàn)變得更加困難"。

　　這是3D-IC堆疊在市場上進(jìn)展緩慢的主要原因之一。雖然從電源效率和集成的角度來看，這個(gè)概念是有意義的——-在3D NAND和HBM中運(yùn)行良好——但當(dāng)邏輯被包括在內(nèi)時(shí)，就是另一回事了。邏輯芯片產(chǎn)生熱量，邏輯越密集，處理元件的利用率越高，熱量就越大。這使得邏輯堆疊變得罕見，這解釋了2.5D倒裝芯片BGA和扇出設(shè)計(jì)的流行(見圖1)。

　　圖1：為了滿足功率密度、帶寬和熱耗散的要求，高密度VIPack平臺(tái)包括六種架構(gòu)中基于RDL和TSV的互連。資料來源：ASE。

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　　對(duì)于芯片設(shè)計(jì)者而言，封裝方式多種多樣。但芯片集成的性能至關(guān)重要。硅、TSV、銅柱等組件都有不同的熱膨脹系數(shù)(TCE)，這影響了組裝產(chǎn)量和長期可靠性。

　　若你要以更高頻率進(jìn)行開啟和閉合，那么有可能遇到熱循環(huán)的問題。印刷電路板、焊球和硅都會(huì)以不同的速度膨脹和收縮。因此，在封裝的角落里看到熱循環(huán)故障是很正常的，那里的焊球可能會(huì)開裂。因此，人們可能會(huì)在那里安置額外的地線或額外的電源。

　　目前流行的帶有CPU和HBM的倒裝BGA封裝面積約為2500 平方毫米。Onto InnovaTIon軟件產(chǎn)品管理主管Mike McIntyre說:“我們看到一個(gè)大芯片可能會(huì)變成四個(gè)或五個(gè)小芯片。所以必須擁有更多的I/O，才能使得這些芯片相互通信。因此你可以分配熱量。

　　最終，散熱是一個(gè)在系統(tǒng)層面才能處理的問題，它伴隨著一系列的權(quán)衡。

　　事實(shí)上，有些器件非常復(fù)雜，以至于很難輕易更換元件，以便為特定領(lǐng)域的應(yīng)用定制這些設(shè)備。這就是為什么許多先進(jìn)的封裝產(chǎn)品是用于非常大批量或價(jià)格彈性的元件，如服務(wù)器芯片。

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　　盡管如此，工程師們正在尋找新的方法，在封裝模塊制造之前進(jìn)行封裝可靠性的熱分析。例如，西門子提供了一個(gè)基于雙ASIC的模塊的例子，該模塊在BGA封裝的多層有機(jī)基材上安裝了一個(gè)扇出式再分布層(RDL)。它使用了兩個(gè)模型，一個(gè)用于基于RDL的WLP，另一個(gè)用于多層有機(jī)襯底的BGA。這些封裝模型是參數(shù)化的，包括在引入EDA信息之前的襯底層堆疊和BGA，并能實(shí)現(xiàn)早期材料評(píng)估和芯片放置選擇。接下來，EDA數(shù)據(jù)被導(dǎo)入，對(duì)于每個(gè)模型，材料圖能夠?qū)λ袑又械你~分布進(jìn)行詳細(xì)的熱描述。最終的熱耗散模擬(見圖2)考慮了所有的材料，除了金屬蓋、TIM和底部填充材料。

　　圖2：兩個(gè)ASIC的熱力模型，采用RDL扇出式WLP和有機(jī)BGA的單獨(dú)熱力模型，顯示了熱量通過基板和互連并向金屬蓋上升的頂部和橫截面圖。資料來源。西門子

　　JCET技術(shù)營銷總監(jiān)Eric Ouyang與JCET和Meta的工程師一起，比較了單片芯片、多芯片模塊、2.5D插板和3D堆疊芯片與一個(gè)ASIC和兩個(gè)SRAM的熱性能。蘋果對(duì)蘋果的比較使服務(wù)器環(huán)境、帶真空室的散熱器和TIM保持不變。在熱方面，2.5D和MCM比3D或單片芯片表現(xiàn)更好。Ouyang和JCET的同事設(shè)計(jì)了一個(gè)電阻矩陣和功率包絡(luò)圖(見圖3)，可以在早期模塊設(shè)計(jì)中使用，以確定在耗時(shí)的熱模擬之前，不同芯片的輸入功率水平和設(shè)定的結(jié)溫是否可以可靠地結(jié)合。如圖所示，一個(gè)安全區(qū)域突出了每個(gè)芯片上滿足可靠性標(biāo)準(zhǔn)的功率范圍。

　　Ouyang解釋說，在設(shè)計(jì)過程中，電路設(shè)計(jì)師可能對(duì)放置在模塊中的各種芯片的功率水平有一個(gè)概念，但可能不知道這些功率水平是否在可靠性范圍內(nèi)。該圖確定了一個(gè)小芯片模塊中最多三個(gè)芯片的安全功率區(qū)域。該團(tuán)隊(duì)已經(jīng)為更多的芯片開發(fā)了一個(gè)自動(dòng)功率計(jì)算器。

　　圖3：在一個(gè)2.5D內(nèi)襯布局中，紅色區(qū)域代表了一個(gè)ASIC和兩個(gè)SRAM芯片的安全功率水平，保持Tj-Ta<95℃。資料來源。JCET

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　　我們能夠理解熱量是如何通過硅芯片、電路板、膠水、TIM或封裝蓋進(jìn)行傳導(dǎo)，同時(shí)采用溫差和功率函數(shù)這種標(biāo)準(zhǔn)方法，來跟蹤溫度和電阻值。

　　"JCET的Ouyang說："熱路徑由三個(gè)關(guān)鍵值來量化--從器件結(jié)點(diǎn)到環(huán)境的熱阻，從結(jié)點(diǎn)到外殼[在封裝頂部]的熱阻，以及從結(jié)點(diǎn)到電路板的熱阻。他指出，至少，JCET的客戶需要θja、θjc和θjb，然后他們?cè)谙到y(tǒng)設(shè)計(jì)中使用。他們可能會(huì)要求一個(gè)給定的熱阻不超過一個(gè)特定的值，并要求封裝設(shè)計(jì)提供該性能。(詳見JEDEC的JESD51-12.報(bào)告和使用封裝熱信息的指南)。

　　圖4：從芯片到封裝到電路板的熱阻可量化封裝的散熱能力。資料來源。JCET

　　熱模擬是探索選擇和搭配材料的最經(jīng)濟(jì)的方法。通過對(duì)工作狀態(tài)下的芯片進(jìn)行模擬，我們通常會(huì)發(fā)現(xiàn)一個(gè)或多個(gè)熱點(diǎn)，因此我們可以在熱點(diǎn)下方的基材中加入銅，以利散熱;或改變封裝材料，增加散熱器。系統(tǒng)集成商可能會(huì)指定熱阻θja、θjc和θjb不得超過某些數(shù)值。通常情況下，硅結(jié)點(diǎn)溫度要保持在125℃以下。

　　在模擬完成之后，封裝廠進(jìn)行實(shí)驗(yàn)設(shè)計(jì)(DOE)，以得出最終的封裝方案。

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　　在封裝中，90%以上的熱量通過封裝從芯片的頂部散發(fā)到散熱器，通常是以陽極氧化鋁為基礎(chǔ)的垂直鰭片。具有高導(dǎo)熱性的熱界面材料(TIM)被放置在芯片和封裝之間，以幫助傳遞熱量。用于CPU的下一代TIM包括金屬片合金(如銦和錫)，以及銀燒結(jié)錫，其傳導(dǎo)率分別為60W/m-K和50W/m-K。

　　隨著廠商將SoC向chiplet工藝過渡，所以需要有更多不同性質(zhì)和厚度的TIM。

　　Amkor公司的高級(jí)研發(fā)總監(jiān)YoungDo Kweon表示，對(duì)于高密度系統(tǒng)來說，芯片和封裝之間的TIM的熱阻對(duì)封裝模塊的整體熱阻影響更大。功率趨勢正在急劇增加，特別是對(duì)于邏輯，所以我們關(guān)注保持低結(jié)溫以確保半導(dǎo)體可靠運(yùn)行。雖然TIM供應(yīng)商為其材料提供熱阻值，但實(shí)際上，從芯片到封裝的熱阻(θjc)，受組裝過程本身的影響，包括芯片和TIM之間的結(jié)合質(zhì)量和接觸面積。他指出，在受控環(huán)境中用實(shí)際的組裝工具和粘合材料進(jìn)行測試，對(duì)于了解實(shí)際的熱性能和選擇最佳的TIM供客戶鑒定至關(guān)重要。

　　空隙是一個(gè)特別的問題。西門子公司Parry說“封裝中的材料的運(yùn)用，是一個(gè)大挑戰(zhàn)，我們已經(jīng)知道了粘合劑或膠水的材料屬性，以及材料潤濕表面的方式，會(huì)影響材料呈現(xiàn)的整體熱阻，即接觸電阻。這在很大程度上取決于材料如何流入表面，而不產(chǎn)生缺陷。如果有遺漏的地方?jīng)]有被膠水填充，就會(huì)對(duì)熱流造成額外的阻力。”

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　　芯片制造商正在想方設(shè)法解決散熱問題。Keysight Technologies的內(nèi)存解決方案項(xiàng)目經(jīng)理Randy White說:“封裝方式不變，如果你將芯片尺寸面積縮小四分之一，速度就會(huì)加快。這可能會(huì)出現(xiàn)一些信號(hào)完整性差異。因?yàn)橥獠糠庋b的鍵合線會(huì)進(jìn)入芯片，線越長電感越大，所以存在電氣性能這一部分。那么，如何在一個(gè)足夠小的空間里消耗那么多能量的?這是另一個(gè)需要研究的關(guān)鍵參數(shù)?！?/p>

　　這導(dǎo)致了對(duì)前沿的鍵合研究的大量投資，似乎關(guān)注在混合鍵合上。但是混合鍵合的成本很高，它仍然局限于高性能處理器類型的應(yīng)用，臺(tái)積電是目前唯一提供這種技術(shù)的公司之一。不過，在CMOS芯片或硅基氮化鎵上結(jié)合光子的前景很廣闊。

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　　先進(jìn)封裝的初始理念是，它將像樂高積木一樣工作--在不同工藝節(jié)點(diǎn)上開發(fā)的芯片可以組裝在一起，熱問題將得到緩解。但這是有代價(jià)的。從性能和功率的角度來看，信號(hào)需要傳播的距離是很重要的，而電路總是開著，或者需要保持部分開著，都會(huì)影響熱性能。為了提高產(chǎn)量和靈活性而將芯片分成多個(gè)部分，并不像看起來那么簡單。封裝中的每一個(gè)互連必須被優(yōu)化，熱點(diǎn)不再局限于單個(gè)芯片。

　　早期的建模工具可用于排除芯片的不同組合，為復(fù)雜模塊的設(shè)計(jì)者提供了很大的推動(dòng)力。在這個(gè)功率密度不斷提高的時(shí)代，熱模擬和新TIM的引入仍將必不可少。