時(shí)間:2018-08-22 10:44:17來(lái)源:網(wǎng)絡(luò)轉(zhuǎn)載
高性能數(shù)據(jù)轉(zhuǎn)換器是第五代移動(dòng)通信基站系統(tǒng)的核心器件,其采樣速率不低于3GS/s、分辨率高于12bit,因此高速串行接口取代傳統(tǒng)接口電路成為必然趨勢(shì)?;贘ESD204B協(xié)議設(shè)計(jì)了一種應(yīng)用于3GS/s12bitADCs的高速串行接口控制層電路。在保證高速傳輸?shù)那疤嵯?,折中考慮功耗和資源,該電路在傳輸層采用預(yù)分頻技術(shù)完成組幀;在數(shù)據(jù)鏈路層采用極性信息簡(jiǎn)化編碼技術(shù)實(shí)現(xiàn)8B/10B編碼。在Vivado16.1環(huán)境下,采用Xilinx公司的ZC706FPGA中PHYIP和JESD204BReceiverIP完成控制層接口電路的驗(yàn)證。實(shí)驗(yàn)結(jié)果表明數(shù)據(jù)傳輸正確,且串化后的傳輸速度達(dá)到7.5Gb/s,相較于同類(lèi)型的接口設(shè)計(jì),其傳輸速度提高了50%。
0引言
在第五代移動(dòng)通信中,高性能A/D、D/A轉(zhuǎn)換器是其發(fā)展的核心器件。因此,隨著轉(zhuǎn)換器分辨率和采樣速率的提高,多路并行數(shù)據(jù)傳輸不僅增加芯片的引腳設(shè)計(jì),還增加板級(jí)布線和系統(tǒng)互聯(lián)的硬件開(kāi)銷(xiāo),直接增加系統(tǒng)成本。而且當(dāng)數(shù)據(jù)速率超過(guò)1Gb/s時(shí),低電壓差分信號(hào)(Low-VoltageDifferentialSignaling,LVDS)技術(shù)難以滿(mǎn)足轉(zhuǎn)換器帶寬的需要。因此,用于數(shù)據(jù)轉(zhuǎn)換器的高速串行接口正在形成一種趨勢(shì),以支持更高速轉(zhuǎn)換器、靈活的時(shí)鐘以及確定性延遲等日漸嚴(yán)苛的要求[1]。
JESD204B針對(duì)高速數(shù)據(jù)轉(zhuǎn)換器的串行數(shù)據(jù)接口,不僅可以克服LVDS并行數(shù)據(jù)傳輸帶來(lái)的性能下降,同時(shí)最高可支持12.5Gb/s,比LVDS吞吐量提高10倍,降低I/O需求及封裝尺寸,降低靜態(tài)功耗和節(jié)省系統(tǒng)成本。
目前,主流的高速高精度數(shù)據(jù)轉(zhuǎn)換器芯片均采用JESD204B接口,如ADI近期發(fā)布的14bit2.6GS/s雙通道模數(shù)轉(zhuǎn)換器AD9689和TI推出的12bit8GS/s射頻模數(shù)采樣芯片ADC12J4000[2]等。國(guó)內(nèi)相關(guān)技術(shù)雖然落后于國(guó)外,但各高校和科研機(jī)構(gòu)針對(duì)不同的應(yīng)用均做了相關(guān)研究,并取得了一定的進(jìn)展。本文根據(jù)JESD204B標(biāo)準(zhǔn)設(shè)計(jì)了高速串行接口發(fā)送端控制層電路,主要包括傳輸層、數(shù)據(jù)鏈路層。通過(guò)搭建的硬件仿真平臺(tái),驗(yàn)證了控制層電路的正確性,并且其性能也很理想。
1JESD204B標(biāo)準(zhǔn)概述
JESD204B是一種數(shù)模轉(zhuǎn)換器通過(guò)串行接口鏈路連接后端數(shù)字信號(hào)處理設(shè)備的標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)的體系結(jié)構(gòu)可分為應(yīng)用層、傳輸層、鏈路層和物理層,在功能上可將接收接口作為發(fā)送接口的逆過(guò)程。應(yīng)用層是負(fù)責(zé)JESD204B鏈路配置和數(shù)據(jù)映射。傳輸層主要是用戶(hù)根據(jù)數(shù)據(jù)格式的配置來(lái)對(duì)數(shù)據(jù)結(jié)構(gòu)重新打包,以便映射為8位字節(jié)。加擾層為可選擇模塊,主要通過(guò)對(duì)8位字節(jié)的加解擾來(lái)擴(kuò)展頻譜,從而減少電磁干擾效應(yīng)。數(shù)據(jù)鏈路層主要實(shí)現(xiàn)同步字符的產(chǎn)生、多幀同步、鏈路對(duì)齊、鏈路同步等用于通道對(duì)準(zhǔn)監(jiān)控和維護(hù)的操作,以及8B/10B編解碼。物理層用于支持高速串行數(shù)據(jù)的發(fā)送與接收、串行與并行之間的轉(zhuǎn)換。其結(jié)構(gòu)如圖1所示。
2發(fā)送端控制層電路的設(shè)計(jì)與實(shí)現(xiàn)
根據(jù)3GS/s12bit高速高精度A/D轉(zhuǎn)換器以及JESD204B標(biāo)準(zhǔn)中子類(lèi)1工作模式的要求,搭建了一個(gè)完整的發(fā)送端控制層電路框架,如圖2所示。本文設(shè)計(jì)的電路主要包括3個(gè)模塊:傳輸層模塊、數(shù)據(jù)鏈路層模塊和8B/10B編碼器模塊。首先根據(jù)轉(zhuǎn)換器數(shù)量M=4和樣本數(shù)S=4,將ADC過(guò)來(lái)的3GS/s12bit數(shù)據(jù)送入傳輸層,然后對(duì)其降頻后通過(guò)讀取串行外設(shè)接口(SerialParallelInterface,SPI)發(fā)送過(guò)來(lái)的配置信息來(lái)添加控制字符和尾字符的方式把數(shù)據(jù)打包成通道數(shù)L=8的并行數(shù)組;之后把每個(gè)通道的32bit數(shù)據(jù)送入數(shù)據(jù)鏈路層,通過(guò)碼組同步(CodeGroupSynchronization,CGS)、初始通道對(duì)齊序列(InitialLaneAlignmentSequence,ILAS)階段和字符替換來(lái)實(shí)現(xiàn)同步字符的產(chǎn)生、多幀同步、鏈路對(duì)齊與同步等操作;最后把數(shù)據(jù)送入8B/10B編碼模塊來(lái)完成控制層接口的數(shù)據(jù)傳輸。
2.1傳輸層模塊設(shè)計(jì)
傳輸層對(duì)于發(fā)送端控制層接口來(lái)說(shuō),是整個(gè)電路模塊設(shè)計(jì)的開(kāi)始,它主要通過(guò)添加控制字符和尾字符把接收的3GS/s12bitADC數(shù)據(jù)打包成8位并行數(shù)組。由于從ADC過(guò)來(lái)的數(shù)據(jù)速率很高,并且考慮在FPGA板上可實(shí)現(xiàn)的最高頻率問(wèn)題,因此在傳輸層的第一級(jí)將其轉(zhuǎn)換為4路并行的750MS/s12bit的ADCs,并利用多相時(shí)鐘產(chǎn)生器對(duì)每一路數(shù)據(jù)進(jìn)行下采樣,產(chǎn)生4相、相位間隔90°的187.5MHz的采樣時(shí)鐘。然后根據(jù)SPI寄存器配置參數(shù)來(lái)進(jìn)行合理的數(shù)據(jù)映射,即把多位樣本數(shù)據(jù)轉(zhuǎn)換成一系列非擾碼的8位字節(jié)。因此傳輸層總體電路結(jié)構(gòu)可分為5個(gè)模塊:下采樣模塊、樣本緩存模塊、SPI寄存器配置參數(shù)讀取模塊、模式控制模塊和組幀器模塊。
下采樣模塊是對(duì)數(shù)據(jù)進(jìn)行S取4的采樣,進(jìn)而達(dá)到對(duì)整個(gè)系統(tǒng)降頻的目的。樣本緩存模塊是對(duì)前面下采樣模塊的樣本數(shù)據(jù)按由低到高依次先暫存在樣本緩存器中,緩存空間大小定義為256bit。圖3為下采樣模塊送入樣本緩存模塊的數(shù)據(jù)組合格式,這樣的組合也有益于組幀時(shí)數(shù)據(jù)的讀取。SPI寄存器配置參數(shù)模塊主要是讀取SPI發(fā)送過(guò)來(lái)的配置信息,根據(jù)配置寄存器中定義的10bit存儲(chǔ)參數(shù)值,為模式控制模塊提供組幀判斷信息。模式控制模塊是根據(jù)不同的配置參數(shù)組合對(duì)當(dāng)前的工作模式進(jìn)行判斷。表1是根據(jù)項(xiàng)目需求提出的6種工作模式以及所支持的映射組幀參數(shù)。組幀器模塊主要是根據(jù)模式控制模塊的組幀模式信息,按照J(rèn)ESD204B標(biāo)準(zhǔn)的數(shù)據(jù)映射方法完成對(duì)樣本緩存模塊采樣數(shù)據(jù)的組幀。這種映射方式有利于降低電路功耗,節(jié)省電路資源和減小電路面積。
2.2數(shù)據(jù)鏈路層設(shè)計(jì)
數(shù)據(jù)鏈路層是整個(gè)發(fā)送端的關(guān)鍵組成部分。在數(shù)據(jù)鏈路層中,需要對(duì)傳輸層傳輸過(guò)來(lái)的數(shù)據(jù)進(jìn)行初始化幀同步、初始化通道同步和字節(jié)產(chǎn)生替換來(lái)建立正確的傳輸通道,然后采用8B/10B方式對(duì)數(shù)據(jù)進(jìn)行編碼,并生成特殊控制符來(lái)實(shí)現(xiàn)通道對(duì)準(zhǔn)監(jiān)控和維護(hù)。同時(shí),在設(shè)計(jì)該模塊電路時(shí)要兼顧速度、面積和功耗等資源。所以,將數(shù)據(jù)鏈路層分為鏈路控制模塊、CGS模塊、ILAS模塊、字符替換模塊以及多路數(shù)據(jù)選擇器模塊。
2.2.1鏈路控制模塊
鏈路控制模塊是對(duì)整個(gè)數(shù)據(jù)鏈路層的控制,主要負(fù)責(zé)在鏈路層初始化過(guò)程、同步維持過(guò)程和重同步過(guò)程中發(fā)送對(duì)應(yīng)的數(shù)據(jù)和控制信號(hào),方便其余模塊根據(jù)其反饋信息進(jìn)行調(diào)整,從而完成鏈路初始化到正常數(shù)據(jù)發(fā)送操作的過(guò)程,如圖4所示的跳轉(zhuǎn)機(jī)制。
首先,鏈路在復(fù)位結(jié)束或收到再同步請(qǐng)求時(shí),進(jìn)入到CGS階段,不斷發(fā)送規(guī)定的碼組同步字符。若發(fā)現(xiàn)同步請(qǐng)求信號(hào)取消,狀態(tài)機(jī)就會(huì)轉(zhuǎn)移到ILAS階段。ILAS階段會(huì)將4個(gè)多幀序列發(fā)送完,然后發(fā)送相應(yīng)的指示信號(hào)給狀態(tài)機(jī),表明已完成該序列并請(qǐng)求狀態(tài)轉(zhuǎn)移??刂颇K接收到該信號(hào)有效后,將狀態(tài)機(jī)轉(zhuǎn)換到正常的數(shù)據(jù)發(fā)送階段,并選擇字符替換模塊輸出數(shù)據(jù)。
2.2.2CGS模塊
CGS階段是鏈路層進(jìn)行初始化操作的第一步。主要通過(guò)Comma碼進(jìn)行字符邊界的檢測(cè),使得接收端在連續(xù)的串行數(shù)據(jù)流中檢測(cè)出字符的邊界。
具體實(shí)現(xiàn)過(guò)程是,當(dāng)鏈路系統(tǒng)發(fā)生復(fù)位或者重同步時(shí),接收端SYNC同步信號(hào)拉低置0,由此進(jìn)入CGS階段。在CGS階段期間,發(fā)送端發(fā)射一系列連續(xù)的標(biāo)志符/K28.5/(不少于F+9個(gè)/K28.5/字節(jié),F(xiàn)為每幀的字節(jié)數(shù)目),接收端在收到至少4個(gè)連續(xù)/K28.5/字符,并對(duì)無(wú)序比特流定邊界后就解除對(duì)發(fā)送端同步請(qǐng)求信號(hào)。發(fā)送端檢測(cè)到同步請(qǐng)求解除后,在下一個(gè)本地多幀時(shí)鐘上升沿停止發(fā)送/K28.5/字符,然后進(jìn)入ILAS階段。
2.2.3ILAS模塊
當(dāng)系統(tǒng)完成CGS階段之后,發(fā)送端緊接著就進(jìn)入ILAS階段。在ILAS階段,一方面是為了發(fā)送鏈路配置數(shù)據(jù),另一方面是完成幀以及多幀初始化同步。ILAS由4個(gè)多幀組成,這4個(gè)多幀均以/R/=/K28.0/控制字符開(kāi)頭,以/A/=/K28.3/控制字符結(jié)尾,中間為正常數(shù)據(jù)。這樣可以讓接收端通過(guò)/A/字符來(lái)完成多幀末尾的對(duì)齊。除此之外,第二個(gè)多幀的第二個(gè)8位字節(jié)是/Q/=/K28.4/控制字符,它標(biāo)示著鏈路配置數(shù)據(jù)傳輸?shù)拈_(kāi)始,其中配置數(shù)據(jù)有14個(gè)字節(jié)。
2.2.4字符替換模塊
在JESD204B協(xié)議中,用碼組同步和初始通道對(duì)齊序列來(lái)完成字節(jié)邊界同步和多通道對(duì)齊。當(dāng)系統(tǒng)完成了上述兩個(gè)階段后,在非擾碼模式下傳輸層將用戶(hù)數(shù)據(jù)直接發(fā)送到數(shù)據(jù)鏈路層的用戶(hù)數(shù)據(jù)階段。此時(shí),要對(duì)數(shù)據(jù)進(jìn)行同步字符替換,達(dá)到監(jiān)控、校正和通道對(duì)準(zhǔn),從而建立在發(fā)送端與接收端正確的傳輸通道,提高傳輸?shù)臏?zhǔn)確性。DATA字符替換模塊遵循如下規(guī)則:
(1)當(dāng)前幀的最后一個(gè)字節(jié)與多幀的最后一個(gè)字節(jié)不一致時(shí),如果當(dāng)前幀的最后一個(gè)字節(jié)和前一幀的最后一個(gè)字節(jié)相同時(shí),發(fā)送端應(yīng)該把當(dāng)前幀的最后一個(gè)字節(jié)用控制字符/F/=/K28.7/進(jìn)行替換。但如果前一幀的最后一個(gè)字節(jié)已經(jīng)是特殊控制字符,則當(dāng)前幀的最后一個(gè)字節(jié)不對(duì)其進(jìn)行替換,保持原始數(shù)據(jù)的正常傳輸。
(2)當(dāng)前幀的最后一個(gè)字節(jié)與多幀的最后一個(gè)字節(jié)一致時(shí),如果當(dāng)前幀的最后一個(gè)字節(jié)和前一幀的最后一個(gè)字節(jié)相同時(shí),發(fā)送端應(yīng)該把當(dāng)前幀的最后一個(gè)字節(jié)用控制字符/A/=/K28.3/進(jìn)行替換。與規(guī)則1不同的是,即使前一幀已經(jīng)用特殊控制字符替換過(guò)了,也應(yīng)該對(duì)原始數(shù)據(jù)進(jìn)行替換。
2.2.58B/10B編碼模塊
8B/10B編解碼最早由IBM公司提出,早期的查表法雖然實(shí)現(xiàn)起來(lái)較簡(jiǎn)單,但其速率、面積和功耗等資源方面受到了很大的限制。為了滿(mǎn)足JESD204B協(xié)議接口,本文采用極性信息簡(jiǎn)化編碼表對(duì)8B/10B編碼進(jìn)行實(shí)現(xiàn)。
對(duì)于新型8B/10B編碼來(lái)說(shuō),它主要是在保證DC平衡和轉(zhuǎn)換密度的情況下,利用3B/4B和5B/6B并行編碼來(lái)提升電路工作頻率。同時(shí)還采用一些特殊控制符來(lái)進(jìn)行誤碼監(jiān)測(cè)。本文就是基于這樣的設(shè)計(jì)將編碼電路分為K字符編碼器模塊和D字符編碼器模塊,其中K字符編碼器模塊采用直接編碼的方法,而D字符編碼器模塊分為5B/6B編碼和3B/4B編碼。首先進(jìn)行K字符編碼和D字符編碼的選擇,并且進(jìn)行對(duì)應(yīng)的初步編碼;然后對(duì)所對(duì)應(yīng)的編碼進(jìn)行修正,最后進(jìn)行選擇性輸出。其相關(guān)的主要編碼流程如圖5所示。
3仿真與驗(yàn)證
3.1驗(yàn)證方法
本文采用Modelsim10.1軟件完成了JESD204B發(fā)送端控制層電路的前端仿真驗(yàn)證。采用Vivado16.1軟件和Zynq-7000系列芯片XC7Z045FFG900-2FPGA中的JESD204BPHYIP和ReceiverIP[11]搭建硬件仿真驗(yàn)證平臺(tái),把控制層輸出的并行數(shù)據(jù)發(fā)送給PHYIP,經(jīng)過(guò)串化等一系列操作送給JESD204BReceiverIP,最后通過(guò)用ILA核抓取數(shù)據(jù)傳輸?shù)膶?shí)時(shí)波形圖和對(duì)比發(fā)送、接收的數(shù)據(jù),來(lái)實(shí)現(xiàn)硬件仿真驗(yàn)證,如圖6所示。
3.2驗(yàn)證結(jié)果
用Vivado16.1將功能仿真正確的RTL級(jí)代碼綜合后的電路燒寫(xiě)到ZC706開(kāi)發(fā)板上,并使用ILA核抓取信號(hào)的實(shí)時(shí)波形進(jìn)行分析。圖7(a)和圖7(b)是鏈路建立后用戶(hù)數(shù)據(jù)傳輸?shù)膶?shí)時(shí)波形截圖,在經(jīng)過(guò)傳輸層輸出32bit數(shù)據(jù)、鏈路層用戶(hù)數(shù)據(jù)、8B/10B編解碼和JESD204BReceiverIP輸出的32bit數(shù)據(jù)后,對(duì)比發(fā)現(xiàn)發(fā)送和接收的數(shù)據(jù)無(wú)錯(cuò)碼,即驗(yàn)證了發(fā)送端控制層電路數(shù)據(jù)傳輸?shù)恼_性。
本文設(shè)計(jì)電路占用的FPGA資源如表2所示。除此之外,整個(gè)發(fā)送端控制層電路的功耗為0.467W,建立時(shí)間的slack為0.235ns,保持時(shí)間的slack為0.068ns,并且經(jīng)過(guò)IP串化后的位速率達(dá)到7.5Gb/s。
4結(jié)論
隨著轉(zhuǎn)換器分辨率和速度不斷提高,JESD204B串行接口電路成為高速高精度數(shù)據(jù)轉(zhuǎn)換器的標(biāo)準(zhǔn)接口。本文根據(jù)JESD204B標(biāo)準(zhǔn)設(shè)計(jì)了應(yīng)用于3GS/s12bitADC發(fā)送端控制層接口,在滿(mǎn)足速率的前提下,采用預(yù)分頻技術(shù)和極性信息簡(jiǎn)化編碼技術(shù)實(shí)現(xiàn)功耗和資源優(yōu)化,并采用Xilinx公司的Zynq-7000系列芯片XC7Z045FFG900-2FPGA驗(yàn)證系統(tǒng),完成了硬件仿真驗(yàn)證,串化后的位速率可以達(dá)到7.5Gb/s,相較于同類(lèi)型的接口設(shè)計(jì),其傳輸速度提高了50%。
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