賽靈思推出關(guān)鍵互聯(lián)IP,打造新一代 LTE 和LTE-A 無線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)

時間:2011-11-21

來源:賽靈思(Xilinx)公司

導(dǎo)語:賽靈思公司宣布推出三款對構(gòu)建低成本高靈活性可編程3G+/4G無線基站至關(guān)重要的關(guān)鍵互聯(lián)功能IP——賽靈思SerialRapidIOGen2v1.2終端LogiCORE™IP、JESD204v1.1LogiCOREIP以及CPRIv4.1LogiCOREIP。

  全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx,Inc.(NASDAQ:XLNX))宣布推出三款對構(gòu)建低成本高靈活性可編程3G+/4G無線基站至關(guān)重要的關(guān)鍵互聯(lián)功能IP——賽靈思SerialRapidIOGen2v1.2終端LogiCORE™IP、JESD204v1.1LogiCOREIP以及CPRIv4.1LogiCOREIP,所有這三款產(chǎn)品均支持各類互聯(lián)標準,可幫助開發(fā)人員在構(gòu)建具有更高系統(tǒng)容量的新型無線網(wǎng)絡(luò)設(shè)備時,克服各種設(shè)計挑戰(zhàn)。

  隨著無線寬帶數(shù)據(jù)用戶數(shù)量的增長以及寬帶使用需求的持續(xù)增溫,現(xiàn)今的無線網(wǎng)絡(luò)基礎(chǔ)架構(gòu)設(shè)備已經(jīng)無法滿足需求。預(yù)計2015年,移動寬帶用戶將從2010年的5.6億上升到21億,平均移動寬帶網(wǎng)絡(luò)互聯(lián)速度將從2010年的1Mbs提升至2015年的5Mbs,在此情況下,賽靈思的LogiCOREIP將幫助設(shè)計者解決更高系統(tǒng)帶寬需求所帶來的各種挑戰(zhàn),同時幫助其實現(xiàn)更低的成本、更高的靈活性和集成度。

  賽靈思互聯(lián)IP支持新一代無線基礎(chǔ)架構(gòu)

  SerialRapidIOGen2v1.2EndpointLogiCOREIP(第二代串行RapidIOv1.2終端LogiCOREIP)符合RapidIO行業(yè)協(xié)會的RapidIOGen2.2規(guī)范,是業(yè)界第一款可在1x/2x/4x基帶寬度下支持高達6.25G線速率的真正Gen2.2軟IP。該IP包括一個經(jīng)過優(yōu)化的高度靈活的SerialRapidIO物理層內(nèi)核和一個邏輯(I/O)與傳輸層內(nèi)核,并得到7系列FPGA和Virtex®6FPGA的支持,同時配套提供可配置緩存設(shè)計、參考時鐘模塊、復(fù)位模塊和配置架構(gòu)參考設(shè)計,可讓設(shè)計人員根據(jù)特定應(yīng)用靈活選擇功能模塊。該IP核還能將FPGA/CPU/DSP多處理器群的數(shù)據(jù)帶寬速度提高一倍,以便在無線基礎(chǔ)設(shè)施等系統(tǒng)中實現(xiàn)復(fù)雜的算法和信號處理功能,進而應(yīng)對不斷增長的系統(tǒng)數(shù)據(jù)吞吐量。

  CPRIv4.1LogiCOREIP符合CPRI(CommonPublicRadioInterface,通用公共無線接口)v4.2標準規(guī)范,是REC(RadioEquipmentControllers,無線設(shè)備控制器)或基帶卡一個或多個無線設(shè)備單元(射頻卡)之間互聯(lián)的最佳選擇。隨著分布式基站以及基于云的RAN(無線接入網(wǎng))概念的悄然升起,越來越多的用戶更傾向于通過無線中頻來獲得最佳容量和覆蓋范圍,CPRI協(xié)議通過遠程部署遠端射頻單元可實現(xiàn)分布式基站。該IP提供了可在單個高效協(xié)議中支持數(shù)字中頻I/Q數(shù)據(jù)、數(shù)字中頻單元管理和同步的最佳實現(xiàn)方案。由于得到了7系列FPGA的支持,賽靈思CPRIv4.1LogiCOREIP可將無線射頻拉遠(remoteradiohead)的互聯(lián)帶寬翻倍到9.8G,從而有效提升了系統(tǒng)數(shù)據(jù)容量。

  由于系統(tǒng)數(shù)據(jù)吞吐量不斷提高促使數(shù)據(jù)轉(zhuǎn)換器的采樣率快速提升,在這種情況下,賽靈思JESD204Bv.1.1LogiCOREIP使用1/2/4高速串行接口鏈路逐漸取代數(shù)據(jù)轉(zhuǎn)換器的寬并行接口,來解決IO局限性并降低PCB布局成本及復(fù)雜性。JESD204v1.1LogiCOREIP核是業(yè)界首個符合聯(lián)合電子器件工程委員會(JEDEC)JESD204B標準的軟IP核,該標準描述了數(shù)據(jù)轉(zhuǎn)換器和邏輯器件之間的串行數(shù)據(jù)接口和鏈接協(xié)議。該IP核得到了7系列FPGA的支持,可配置用作JESD204B發(fā)射器以連接DAC器件,也可用作JESD204B接收器以連接ADC器件。

  定價與供貨情況

  SerialRapidIOGen2v1.2,CPRIv4.1和JESD204Bv1.1LogiCOREIP核隨賽靈思的ISE®13.3設(shè)計套件同步推出,并可進行免費評估。如需了解更多信息,敬請聯(lián)系您所在地的賽靈思銷售代表,或訪問以下網(wǎng)址:http://www.xilinx.com/cn/ise。

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