9月，聯(lián)電與封測廠商頎邦相互交換股權(quán);在8月的Hot Chips行業(yè)熱點(diǎn)大會上，臺積電副總經(jīng)理余振華公布了CoWoS(Chipon Wafer on Substrate)封裝技術(shù)的路線圖，以及先進(jìn)熱處理和COUPE異構(gòu)集成技術(shù);7月，英特爾公布了未來制程工藝和封裝技術(shù)路線圖，將繼續(xù)推動Foveros 3D堆疊封裝技術(shù)與EMIB(嵌入式多管芯互連橋)封裝技術(shù)的應(yīng)用;封測龍頭日月光則在6月宣布將投入20億美元用于提高其晶圓封裝業(yè)務(wù)。

　　半導(dǎo)體產(chǎn)業(yè)鏈上下游廠商已把封裝技術(shù)提到更加重要的位置，其原因就是先進(jìn)封裝實(shí)際上已成為超越摩爾定律的關(guān)鍵賽道。摩爾定律，戈登·摩爾根據(jù)自己的經(jīng)驗(yàn)在半導(dǎo)體領(lǐng)域做的一個(gè)預(yù)言：“在最小成本的前提下，集成電路所含有的元件數(shù)量大約每年便能增加一倍。(The complexity for minimum component costs has increased at a rate of roughly a factor of two per year)

　　摩爾定律作為半導(dǎo)體迅猛發(fā)展的重要推動力，從誕生開始就遭到人們的質(zhì)疑——是不是再過多少年摩爾定律就要失效了?為此有人還打趣道：“預(yù)測摩爾定律要死掉的人數(shù)，每兩年翻一番?！?/p>

　　戈登·摩爾 圖片來自：Wikipedia

　　如今據(jù)摩爾定律的提出已過去了56年，要想在拇指大小的芯片上做出更多的晶體管與更小的制程，變得越來越困難。維持摩爾定律變得越來越困難的原因在于人類遇到了兩個(gè)難題：一個(gè)是成本問題，全球有足夠?qū)嵙L試7nm及以下制程的芯片制造商也只有臺積電、三星、英特爾三家，因?yàn)閮H僅制造一座先進(jìn)制程的晶圓廠就需數(shù)百億美元，這還不算日后運(yùn)營維護(hù)和技術(shù)研發(fā)。

　　第二個(gè)則是技術(shù)上的難題，隨著芯片尺寸的微縮，短道溝效應(yīng)導(dǎo)致的漏電、發(fā)熱和功耗嚴(yán)重問題一直困擾著芯片制程的繼續(xù)微縮。當(dāng)材料逼近1nm的物理極限時(shí)，量子隧穿效應(yīng)導(dǎo)致有一定的電子可以跨過勢壘，從而漏電，這個(gè)問題對于人類來說暫時(shí)是無解的，因?yàn)槲锢砝碚撨€沒有搞清楚這個(gè)現(xiàn)象。霍金從物理角度上對其做過一個(gè)總結(jié)，光的有限速度和材料的原子特性。

　　雖然摩爾定律到現(xiàn)在仍在艱難維持，但產(chǎn)業(yè)界也確實(shí)意識到了制程不會無限縮小下去，晶體管也不可能無限增加下去，可要知道的是，摩爾定律首先是一條經(jīng)濟(jì)上的定律，然后才是工程科學(xué)方面的定律。因?yàn)榻档吞卣鞒叽缒芙档托酒圃斓恼w成本，所以業(yè)界才會不斷追逐摩爾定律，其背后的邏輯是：半導(dǎo)體行業(yè)需要以一個(gè)合適的速度增長來降低成本提高利潤。

　　這個(gè)時(shí)候More than Moore(MTM，超越摩爾定律)——摩爾定律之上的成長動能也因此被廣泛提出，產(chǎn)業(yè)界試圖從更多的途徑來維護(hù)摩爾定律的發(fā)展趨勢，而先進(jìn)封裝技術(shù)已成為超越摩爾定律的關(guān)鍵賽道。

　　國內(nèi)封測技術(shù)專家于大全曾表示，無論是延續(xù)摩爾定律，還是超越摩爾定律，都離不開先進(jìn)封裝技術(shù)，“先進(jìn)封裝將是撬動半導(dǎo)體產(chǎn)業(yè)繼續(xù)向前的重要杠桿。”先進(jìn)封裝到底是什么呢?為何它能作為為摩爾定律續(xù)命的關(guān)鍵技術(shù)出現(xiàn)?

　　封裝(Package)，是把集成電路裝配為芯片最終產(chǎn)品的過程，簡單地說，就是把鑄造廠生產(chǎn)出來的集成電路裸片(Die)放在一塊起到承載作用的基板上，把管腳引出來，然后固定包裝成為一個(gè)整體。它主要要三個(gè)作用：通過特殊材料保護(hù)脆弱的芯片、將芯片電子功能部分與外界互連以及物理尺度兼容。

　　近年來，先進(jìn)封裝市場也確實(shí)在迅速發(fā)展。據(jù)知名分析機(jī)構(gòu)Yole Developpement的預(yù)測，先進(jìn)封裝市場預(yù)計(jì)將在2019-2025年間以6.6%的復(fù)合年增長率增長，到2025年將達(dá)到420億美元，遠(yuǎn)高于對傳統(tǒng)封裝市場的預(yù)期。

　　來源：Yole Developpement

　　先進(jìn)封裝其實(shí)是相對傳統(tǒng)封裝而言的。在業(yè)界，先進(jìn)封裝技術(shù)與傳統(tǒng)封裝技術(shù)通常以是否焊線來區(qū)分。傳統(tǒng)的封裝技術(shù)通常指先將晶圓切割成單個(gè)芯片，再進(jìn)行封裝的工藝形式，其包括雙排直立式封裝DIP與球格陣列封裝BGA，需要焊接線路。先進(jìn)封裝則包括倒裝(FlipChip)、凸塊(Bumping)、晶圓級封裝(Waferlevelpackage)、2.5D封裝(interposer，RDL等)、3D封裝(TSV)等封裝技術(shù)，其技術(shù)并不需要用到線路焊接的方式。

　　拋開這些復(fù)雜的封裝術(shù)語，產(chǎn)業(yè)界將先進(jìn)封裝技術(shù)提升到與制程微縮同等重要的原因，在于它能進(jìn)一步提高芯片的集成度并且降低芯片制造的成本，并且，與繼續(xù)追逐先進(jìn)制程不同，它暫時(shí)還不涉及到去突破量子隧穿效應(yīng)等物理極限問題，沒有了這些難啃的硬骨頭，先進(jìn)封裝技術(shù)看起來有良好的發(fā)展前景。

　　那么先進(jìn)封裝具體是通過怎樣的技術(shù)原理來實(shí)現(xiàn)超越摩爾的呢?這就不得不chiplet技術(shù)的發(fā)明，chiplet也被稱為小芯片，它是系統(tǒng)級芯片(SoC)中IP模塊的芯片化，通過chiplet技術(shù)可以提高良率和降低成本，同時(shí)提高設(shè)計(jì)的靈活度，縮短設(shè)計(jì)周期。

　　簡單來說，可以把chiplet技術(shù)想象成為一塊樂高積木，多個(gè)chiplet模塊可以拼接成一個(gè)系統(tǒng)級芯片(SoC)，而在過去，一個(gè)系統(tǒng)級芯片(SoC)是不能再次切割的。這樣做的好處在于，一塊完整的晶圓可以被分成更多的chiplet，這意味著同樣良率情況下更低的成本消耗，例如在一片晶圓切割封裝時(shí)出現(xiàn)了一個(gè)點(diǎn)的損傷部位，直接做成一個(gè)系統(tǒng)級芯片(SoC)能切成10塊，假如做成chiplet是100塊，那么這塊晶圓做成系統(tǒng)級芯片(SoC)的良品率為90%，而做成chiplet的良品率可以達(dá)到99%。

　　chiplet技術(shù)也為異質(zhì)異構(gòu)的芯片制造提供了可能，這種模塊化的小芯片可以實(shí)現(xiàn)不同架構(gòu)、不同材質(zhì)、不同工藝節(jié)點(diǎn)甚至不同代工廠生產(chǎn)的產(chǎn)品集成到一塊芯片上，由此快速產(chǎn)生出一個(gè)適應(yīng)不同功能需求的超級芯片。

　　除了chiplet技術(shù)以外，3D晶圓級封裝也是近年來產(chǎn)業(yè)界先進(jìn)封裝技術(shù)的發(fā)展方向。3D晶圓級封裝是指在不改變封裝體尺寸的前提下，在同一個(gè)封裝體內(nèi)于垂直方向疊放兩個(gè)以上芯片的封裝技術(shù)，相較于傳統(tǒng)的2D電路的平面集成方式，它的集成度要更高，同等空間內(nèi)可以集成更多芯片。當(dāng)3D晶圓級封裝與chiplet技術(shù)相結(jié)合，還可以實(shí)現(xiàn)不同IP之間的3D堆疊，從而大大降低了封裝成本以及能耗。

　　如今，臺積電、英特爾、AMD、日月光等主要芯片設(shè)計(jì)、制造、封裝廠商都逐漸在其產(chǎn)品中應(yīng)用到了上述先進(jìn)封裝技術(shù)，先進(jìn)封裝所扮演的角色無疑是愈加重要了。

　　對國內(nèi)的芯片企業(yè)而言，先進(jìn)封裝或許是現(xiàn)下適合長期投入的優(yōu)質(zhì)賽道，畢竟短期內(nèi)國內(nèi)企業(yè)還無法通過自研或是進(jìn)口來獲取EUV光刻機(jī)。雖然，現(xiàn)在我們處于光刻來驅(qū)動尺寸微縮的時(shí)代，但未來驅(qū)動芯片行業(yè)繼續(xù)往前走的可能是設(shè)計(jì)與工藝協(xié)同優(yōu)化，以及系統(tǒng)與工藝協(xié)同優(yōu)化的階段。那么，先進(jìn)封裝或是下一次芯片產(chǎn)業(yè)洗牌的開端，中國的自主高端芯片的機(jī)會也必蘊(yùn)含其中。