目前，在許多應用領域，例如處理器、移動電話、調制解調器等產品，SOC技術已經成為主要的研究方向。這類SOC芯片整合了數字邏輯電路、模擬電路、內存模塊以及知識產權（IP）核，甚至將微處理器、外圍接口、通信模塊皆能包括于一芯片中。SOC芯片的應用，對于提升系統性能、減少系統能耗、降低系統的電磁干擾、提高系統的集成度都有很大的幫助，順應了產品輕薄短小的趨勢。 安捷倫公司推出的93000SOC測試系統，完全滿足業(yè)界需求，對于高速數字電路、嵌入式內存、混合信號測試都提出了有效的解決方案。 嵌入式內存測試嵌入式內存是SOC芯片不可或缺的組成部分，因此其測試以及分析的方法也就相當重要。93000SOC測試系統在內存的測試上，無須額外的硬件，可直接將高速數字測試通道，作為內存測試之用，以達到全速測試的目的，同時在運行中切換邏輯與內存測試，能有效提高產率，并進一步作冗余分析和修補。 嵌入式內存測試 嵌入式內存是SOC芯片不可或缺的組成部分，因此其測試以及分析的方法也就相當重要。93000SOC測試系統在內存的測試上，無須額外的硬件，可直接將高速數字測試通道，作為內存測試之用，以達到全速測試的目的，同時在運行中切換邏輯與內存測試，能有效提高產率，并進一步作冗余分析和修補。 內存測試與除錯 首先，在93000提供的APG（算法圖碼發(fā)生器）軟件中，我們可以描述出待測的內存大小，包含X和Y方向的地址數、I/O位數及其與實體地址的關系，即所謂的不規(guī)則圖碼。因為93000SOC系統的獨立通道架構，在資源安排上，可任意使用1024個測試通道，幾乎沒有I/O數的限制，也因此在DUT板設計與引腳安排上更具有彈性。當待測對象有多個內存塊，或者是對嵌入式內存，只有部份引腳用于內存測試時，利用APG中可定義多個測試端口的功能，可以指定不同的引腳至不同的測試端口。但是仍須定義存取的運作，比如讀和寫，以及這些運作中是否需要多任務或流水線處理。 接著便需選擇測試圖碼，其目的在于利用一連串的讀寫動作重復測試內存的每一個單元，不同的圖碼可檢測到不同的制程錯誤，例如固定錯誤、耦合錯誤等。93000已將校驗板、步進6N等標準的內存測試圖碼作成圖庫，使用者可直接選取，或者，根據待測物的特定需求，使用ASCII格式自行編輯圖碼。 內存測試的圖碼需占用大量的向量內存，以12×12的256MbSRAM做一次步進6N為例，掃描所有的地址需要約10M的周期，這還不含其它功能測試的向量。如采用具有獨立通道架構的93000測試系統，使用軟件式APG能大大壓縮系統內存的占用量至原本的1/19，500，即約剩536周期。因此，在測試具有多功能的SOC芯片上，便不須擔心因為加入內存測試而需增加系統的內存資源。 內存模塊因其不同的電路架構，而須特別的除錯工具，以便觀察待測對象出問題的地方是在哪里。93000專為內存測試提供了位圖與錯誤存儲二種除錯工具，另外諸如狀態(tài)列表、示波器與時序圖亦可做為輔助使用。 冗余修補 隨著高容量內存出現，只要有故障便丟棄整塊內存的方式變得不切實際，通常2Mb以上的SRAM/DRAM，可在模塊上增加多余的行或列，利用激光繞開故障的點。至于有限的行或列是否足以修補故障，則須由測試系統判斷。 一般的內存測試系統都有其判斷是否足以修補的算法，但很難說是否為最佳化，尤其當待測對象較簡單時。93000提供的是一種動態(tài)的冗余判斷，當發(fā)現有故障點時，其地址與I/O資料會傳回利用C編輯的判斷程序處理。如果仍可以修補則繼續(xù)測試工作，反之，已知該芯片已無剩余的列或行可使用。當發(fā)現還有故障的地址，表示已無法修補而必須丟棄時，其它的點就可跳過，直接測試另一個項目或跳至下一塊芯片，以節(jié)省測試時間。 高速測試的挑戰(zhàn) 對于高速數字電路的測試，93000SOC系統同樣也具有完備的解決方案。目前，93000SOC的P系列產品具有600MHz、800MHz直至1GHz的測試能力，其NP系列產品，更具有高達10GHz的測試能力，充分滿足了高速CPU和網絡處理器的測試需求。但是，高速電路的測試不但要求測試系統的能力，也對整個測試環(huán)境提出了更高的要求。 一般而言，我們首先會面臨到傳輸線的問題，傳輸線材質的不同，其相對的電容特性及電感特性也不一樣。在低速傳輸的環(huán)境中，傳輸線本身的電容效應，電感效應對于傳輸的信息不至于有太大的影響，但在高速傳輸的環(huán)境之下，電容效應和電感效應造成了傳輸信息的失真，無論在芯片內部的數據傳輸或是在芯片外部的應用方面，我們可以預見傳輸線本身的材質及電器特性在高速環(huán)境下的重要性。 在芯片的測試環(huán)境中，包含了測試系統，配套設備如送片機/負載板或是探頭/探頭卡及芯片本身等幾個主要因素。在整個測試過程中，測試系統送出相關的測試向量，通過負載板/探頭卡到芯片輸入端，然后接收由芯片輸出端送出的經由芯片內部邏輯運算后的結果來判斷測試的正確性。這樣的的過程看似簡單，但在高速的環(huán)境下，測試系統與配套設備間的接口或者配套設備與芯片間的接口，由于接觸點的吻合程度，或者彼此的電氣特性不同，會導致阻抗匹配的問題。為使阻抗匹配，可以在各個接口之間利用匹配電路來補償接口兩側的阻抗特性，如果有一側為開路端，則需要在端點加上終端電阻來避免信號的全反射。 在各種測試系統中，往返延時（RTD）是一項由于系統本身與芯片之間的連接而具有的一種特征，為了確保芯片能夠不受傳輸延時影響，系統本身可校驗提前送信號到芯片輸入端，或者延遲比較由芯片輸出端傳回的信號來補償這樣的影響。然而，這種現象若是發(fā)生在一個I/O通道上，當驅動信號與比較信號發(fā)生的時間太靠近時，這種補償是沒有效用的，這種發(fā)生在傳輸線上信號沖突的情形稱為總線爭用，在高速傳輸的測試中，發(fā)生的機率較高。為了避免這種情形可由測試程序的圖碼和定時來考量，將驅動傳送信號前的信號比較情形改為不予考慮或將兩者的時間設定分開至少一個RTD的時間，在此同時最好能與芯片的設計者一起討論以確保錯誤覆蓋率。 高速數字信號的測試所能容忍的誤差范圍相對較小，在測試條件、測試環(huán)境的制定上更需全面考慮。對于負載板或探頭卡的材質及其走線方式、測試系統的精確度、系統本身的架構或是芯片本身的電氣特性等，都必須在構建相關的測試環(huán)境初期有完整的評估。